10.04.24 | Plný úvazek | Praha | Fpt Czech s.r.o.Kontakt Pirošková Šarlota, e-mail skova@ CO TĚ ČEKÁ? Navrhování a implementace digitálního hardwaru pro FPGA Xilinx ISE Vyvíjení softwaru Ladení funkčnosti a výkonu MY OČEKÁVÁME, ŽE . Znáš a ovládáš jazyky VHDL, Lattice, Verilog Máš zkušenosti s vývojem FPGA Xilinx ISE Skušenost
Sledujte později05.10.21 | Plný úvazek | Praha | Renesas Design Czech s.r.o.Mezi požadované znalosti patří znalosti a zkušenosti s návrhem digitálních ASIC obvodů na RTL úrovni a jejich verifikací s využitím jazyků Verilog a VHDL
Sledujte později10.08.18 | Plný úvazek | Praha | CYIENT s.r.o. | 40 000 Kč MÍSTO VÝKONU SÍDLO FIRMY Jankovcova č.p. 1603/47a, Holešovice, 170 00 Praha 7 - KONTAKT Demmerová Veronika, e-mail erova@ POŽADAVKY min. Bc., ideálně obor elektronika, výpočetní tech. a pod. Nutná znalost Verilog, System Verilog či VHDL. Znalost verifikačního prostředí
Sledujte pozdějiNenechte si ujít práci!
Získejte denně nové příspěvky e-mailem na Vhdl v Praha Kraj.
10.08.18 | Plný úvazek | Praha | ASICentrum spol. s r.o. | 60 000 Kč Kont. osoba Ing. Ondřej Hruška, tel. 226 772 226 První kont. emailem na hr@ Verifikace návrhu digitálních integrovaných obvodů. Výhodou znalosti UVM metodologie; Jazyky VHDL a System Verilog; písemná a mluvená angličtina; VŠ vzdělání v oboru elektro či výpočetní techniky
Sledujte později13.04.18 | Plný úvazek | Praha | ASICentrum spol. s r.o. | 30 000 Kč MVP Novodvorská č.p. 994/138, Braník Kontakt Ing. Ondřej Hruška, tel. +420 226 772 226, e-mail hr@ Verifikace návrhu digitálních integrovaných obvodů s využitím UVM metodologie (System Verilog) Požadavky " znalost jazyků VHDL a System Verilog " písemná a mluvená angličtina
Sledujte později